DDR3基本概念6 - Write leveling（寫入均衡）
佈線要求：只有使用了fly-by的情況下需使能write levelingCPU內部的記憶體控制器只能對DQS訊號做延遲，不能做超前處理，所以CK要大於DQS訊號線的長度，否則將不能滿足tDQSS實戰說明：對於Lattice VIP boa...
LPDDR關鍵訊號如何解析？如何測試呢？
W原則（兩條線路中心點之間的距離是線路寬度的兩倍）DQS和DQ走線間距以及不同資料組之間的間距：走線需要大於2WDQS差異之間的最大延遲：1PS（1ps的延遲在PCB上大概對應6mil，因此，差異之間的等長控制要求為5mil不會出錯）DQS...