1 3D
堆疊技術
晶片
3D
堆疊技術涉及如圖
1
描述的幾個關鍵工藝：晶圓減薄，
TSV
通孔，
Wafer handling
，
Wafer bonding
和
Wafer test
。
圖
1 3D
堆疊技術關鍵工藝
圖
2
為幾種疊層封裝形式對比
圖
2 a
）疊層綁線封裝
b
）
TSV
封裝
c）POP package on package
疊層
d） PiP Package in package
疊層
2 3D
堆疊技術優缺點
2.1 3D
堆疊技術存在的優點
基於
TSV
的三維高密度整合
/
封裝技術具有以下四個主要優點
：
（
1
）高密度整合：透過三維封裝，可以大幅度地提高電子元器件整合度，減小封裝的幾何尺寸，和封裝重量。克服現有的
2D-SIP （
System In a Package
二維繫統級封裝
）
和
POP （package on package
三維封裝堆疊
）
系統的不足，滿足微電子產品對於多功能和小型化的要求。
（
2
）提高電效能：由於
TSV
技術可以大幅度地縮短電互連的長度，從而可以很好地解決出現在
SOC
（二維繫統級晶片）技術中的訊號延遲等問題，提高電效能。現電子元器件的多功能。
同時也降低了晶片的整體功耗。
（
3
）多種功能整合：傳統的二維
SOC
技術必須透過複雜的設計以及很大的晶片尺寸來實現有限的集中功能晶片整合，很難實現多功能晶片的整合。透過
TSV
互連的方式，可以把不同的功能晶片
（
如射頻、記憶體、邏輯、數字和
MEMS
等
）
整合在一起實現電子元器件的多功能。
（
4
）降低製造成本：
TSV
三維整合技術雖然目前在工藝上的成本較高，但是可以在元器件的總體水平上降低製造成本。
2.2 3D
堆疊技術存在的缺點
（1）
設計更復雜，因為綁線佈局有更多選擇。
（
2
）
TSV
和晶圓減薄的成本增加。
（
3
）在晶圓成品率不高情況下增加晶片的組裝和測試成本。
（
4
）
3D
堆疊中晶片的功率傳輸、分配和冷卻更加困難。
3 TSV
技術
矽通孔技術（
TSV
，
Through -Silicon-Via
）是透過在晶片和晶片之間、晶圓和晶圓之間製作垂直導通，實現晶片之間互連的最新技術。
與以往的
IC
封裝鍵合和使用凸點的疊加技術不同，如圖
3 TSV
封裝與疊層封裝對比圖。
圖
3 Comparisonof package height for wide I/O DRAM with （a） TSV connectionsand （b） wirebondconnections
TSV
能夠使晶片在三維方向堆疊的密度最大，外形尺寸最小，並且大大改善晶片速度和低功耗的效能。
TSV
技術透過銅、鎢和多晶矽等導電物質的填充，實現矽通孔的垂直電氣互連。矽通孔技術帶來的好處主要有：透過垂直互連減小互連長度，減小訊號延遲，降低電容、電感，實現晶片間的低功耗、高速通訊，增加頻寬和實現器件整合的小型化。
圖
4 Image sensor formed using wafer level package andTSVs
4 TSV
技術工藝
TSV
製作工藝主要有以下幾個步驟
1）
鐳射鑽孔或者離子深刻蝕（
DRIE
）形成通孔。
2）
透過熱氧化或等離子體增強化學氣相沉積
（PECVD）
沉積中間介電層。
3）
透過物理氣相沉積
（PVD）
沉積阻擋層和種子層。
4）
透過電鍍或者
PVD
工藝將
TSV
孔用銅或者鎢孔進行填充。
5）
鍍銅層（覆蓋層）的化學和機械拋光
（CMP）
圖
5 TSV
工藝過程
圖
6
是掃面電鏡（
SEM
）和金相顯微鏡拍攝的
Cu TSV
工藝圖
圖
6
掃描電鏡和金相顯微鏡下的
Cu TSV
通孔
TSV
可以採用先通孔（
via-first
）、中通孔（
via-middle
）、後通孔（
via-last
）及從晶圓背後的後通孔技術（
backside via-last
）
製備。
4.1
先通孔（
via-first
）
先通孔工藝（見圖
6
）是指在器件（如
MOSFET
器件）結構製造之前，先進行通孔結構製造的一種通孔工藝方法。晶圓上先進行
TSV
結構的通孔刻蝕，孔內沉積高溫電介質（熱氧沉積或化學氣相沉積），然後填充摻雜的多晶矽。多餘的多晶矽透過
CMP
去除。這種方法允許使用高溫工藝來製造絕緣化的通孔（即高溫
SiO
2
鈍化層）並填充通孔（即摻雜的多晶矽）。由於多晶矽通孔的高電阻率，先通孔工藝並未廣泛用於有源器件晶圓。使用先通孔工藝的影象感測器產品和
MEMS
產品數量有限，對於這些應用，通孔尺寸較大（大於
100μm
），因此摻雜多晶矽通孔的電阻是可以接受的。
圖
6
先通孔工藝
4.2
中通孔（
via-middle
）
中通孔工藝（見圖
7
）是在工藝流程的製造過程中形成的
TSV
結構。常常在形成器件之後，在製造疊層之前製造的通孔工藝。在有源器件製程之後形成
TSV
結構，然後內部沉積電介質。電介質沉積對於中通孔工藝具有挑戰性，因為必須使用相對低溫的電介質沉積方法（小於
600 ℃
），以避免損傷器件效能（但對於無源
Si
轉接板，可以使用高溫電介質來做絕緣鈍化層，因為晶圓上沒有有源器件
）
。澱積阻擋層鈦金屬和銅種子層，然後電鍍銅填充通孔，或者可以透過化學氣相沉積鎢金屬填充通孔。通常，鎢用於填充高深寬比
TSV
（深寬比大於
10
∶
1
），而銅用於填充低深寬比
TSV
（深寬比小於
10
∶
1
）。中通孔工藝適用於
100 μm
及以下的
TSV
間距。中通孔工藝的優點是
TSV
結構間距小，再佈線層通道阻塞最小以及
TSV
結構電阻較小。其主要缺點在於它必須適合產品器件效能要求這樣才不會干擾器件（如低熱應力影響），並且也不會干擾相鄰的佈線層（即將
TSV
結構的凹陷減小到最小，使應力影響最小化）。此外，
TSV
結構中通孔工藝成本相對較高，尤其是
TSV
結構的刻蝕工序、銅電鍍工序以及銅面的化學機械拋光工序。
圖
7
中通孔工藝
4.3
後通孔（
via-last
）
正面後通孔工藝（見圖
8
）是在
Back End of Line
（
BEOL
）工藝處理結束後，從晶圓正面形成通孔的一種製造工藝。從概念上講，在晶圓上製造的後通孔工藝與中通孔工藝相似，但是對工藝溫度有進一步的限制（必須小於
400 ℃
）。正面後通孔工藝的一個優點是
TSV
結構的粗略特徵尺寸可與全域性佈線層的特徵尺寸相媲美，因此簡化了工藝整合的某些製造流程。對於透過晶圓與晶圓間鍵合形成的
3D
堆疊，正面後通孔工藝也具有一些優勢。
TSV
結構可以在工藝結束時形成，連線堆疊中的多層封裝。正面後通孔工藝的一個缺點是
TSV
結構的刻蝕更具挑戰性，因為除了
Si
刻蝕之外，還必須刻蝕整個電介質疊層。該工藝的另一個問題是它會阻塞佈線通道，從而導致更大的晶片尺寸。由於這些限制，正面後通孔工藝的應用受到了限制。
圖
8
後通孔工藝
4.4
背後通孔（
backside via-last
）
背面後通孔工藝是在
BEOL
工藝處理結束後，從晶圓背面進行通孔結構的一種製造工藝。對於晶圓到晶圓間的堆疊，可以簡化工藝流程，因為省去了許多背面工藝步驟，例如背面焊料凸點和金屬化。可以使用氧化物或聚合物粘合劑從正面到背面或從背面到背面鍵合晶圓。圖
9
顯示了背面後通孔工藝的示例。首先使用粘合劑將兩個器件晶圓以面對面方式粘合，接下來，將頂部晶圓減薄，將
TSV
結構刻蝕至頂部晶圓和底部晶圓上的焊盤，孔內沉積電介質，最後，將金屬沉積到
TSV
結構中並進行表面金屬層再佈線。背面後通孔工藝被廣泛用於影象感測器和
MEMS
器件。對於這些應用，
TSV
結構尺寸較大，因此通孔可以逐漸變細，從而簡化了電介質和金屬的後續沉積。由於通孔直徑大（大於
100 μm
），因此可以實現足夠的電介質保形性。透過掩模步驟或使用間隔物刻蝕形成
TSV
結構的底部介電層，
TSV
結構內部沉積金屬，透過電鍍再分佈層進行表面圖案化。一般不需要完全填充
TSV
結構的金屬，因此可以縮短處理時間或簡化處理步驟。
圖
9
背面後通孔工藝
