設計晶片的指南正在消失或變得不那麼重要。雖然今天的工程師有更多的選擇來定製設計，但他們對什麼最適合特定應用或這些努力的投資回報幾乎沒有方向。
對於晶片架構師來說，這被證明是一種財富的尷尬。然而，這種設計自由伴隨著巨大的財務風險和對更長晶片壽命的更高責任。直到幷包括 28nm 節點，這些型別的決策由 ITRS 路線圖和摩爾定律定義。但是隨著縮放的功率和效能優勢開始減弱，以及設計和製造 3D 電晶體的成本開始呈上升趨勢，半導體經濟學開始變得截然不同。
晶片製造商現在可以利用各種異構選項，建立更多定製設計以適應特定資料型別或最終應用。這一點在大型資料中心（谷歌、亞馬遜、阿里巴巴和 Facebook 等巨頭一直在設計自己的晶片）以及汽車等市場（特斯拉和大眾等原始裝置製造商正在競相開發越來越多的自動駕駛汽車架構）中表現得尤為明顯。使用內部設計的矽。但是所需的資源和失敗的風險也在增加。
所有這些因素對晶片行業以及使用這些設計的系統公司都有廣泛的影響。其中：
新工藝節點的推出正在加速，而不是放緩，但每個新節點的優勢在 20nm 之後縮減至不到 20% 的功率/效能改進。因此，設計團隊正在將系統級封裝和/或片上系統用於越來越多的異構設計，IP 在不同的工藝節點上開發。這使得整合變得更加困難，並且可能在不同元件之間產生老化差異，並且更難以預測它們在該領域隨時間推移的表現。
正在定製設計以應對終端市場以及新興市場的快速變化，這使得實現規模經濟變得更加困難。這些經濟性基於單一設計製造的晶片數量以及多代衍生晶片。甚至 IP 也在被定製，這帶來了涉及時序、驗證、可製造性和良率的挑戰。
終端市場正在努力尋找利用半導體技術的最佳方式，其中一些相對較新。例如，汽車原始裝置製造商在過去五年中在尋找最佳方法時已多次更改架構。除此之外，各種技術正在推動新市場和現有市場的融合，這些市場通常來自以前不相關的業務部門。過去，通常是相鄰的市場合並在一起。今天和將來，這些鄰接可能更難識別，例如用於建築物中備用電池的汽車。
簡而言之，晶片行業正在以新的方式分解和重新聚合。雖然這為晶片製造商提供了巨大的設計自由，但它也以不明顯的方式改變了業務和技術關係。與此同時，這些變化正在顛覆過去幾十年幾乎可以直線繪製的一系列假設，當時的主要目標是更小、更快、更低功耗和更便宜。更令人困惑的是，地緣政治壓力在中國形成了一個獨立的供應鏈，選擇和未知的數量正在顯著增加。
“這與我們能否製造越來越小的電晶體無關，” Arm執行長西蒙·塞加斯 （Simon Segars） 說。“我們在邊緣人工智慧、需要利用一組技術的微型感測器方面同時出現了爆炸式增長。我們在雲中進行了大量計算，您需要擔心其效率。我們有新的網路技術不斷髮展，需要新的無線和射頻技術。它同時向多個方向行駛，這使得使用路標變得困難。”
結果是存在一定程度的不確定性和創造力，這是計算早期以來從未見過的。
英特爾高階副總裁兼技術開發總經理 Ann Kelleher 說：“您正在努力在給定時間為客戶提供最好的產品。” “但是選單上有更多選項，而且它更像是點菜選單而不是固定選單。過去，一切都基於您正在使用的節點。我回到設計支援團隊，以及流程和包裝之間的設計工作，關於我們如何為未來的給定產品獲得最佳答案，有很多積極的討論和辯論。”
Kelleher 指出，這包括許多因素，例如工藝、包裝內的不同瓷磚選項、成本和其他特定於市場的因素。“有很多方法可以到達那裡，供應鏈本身變得更加複雜，”她說。“根據特定產品及其特定功能，我們將討論如何使用最可製造的瓷磚版本以及供應鏈來實現這一目標。”
選項數量激增，但如何最好地利用這些選項的指南正在消失。“在過去的 10 年裡，你曾經可以說，‘我的軟體正在改變，所以我可以使用下一代處理器，’” Imperas 的執行長 Simon Davidmann 說。“今天的問題是沒有適用於所有這些不同軟體問題的下一代標準處理器。”
現在需要更多資源——工具、人力、金錢和時間——來開發領先的晶片。在電源方面，挑戰包括向電晶體提供足夠的電流，以及在電晶體充分利用時冷卻這些電晶體。關於應該如何對記憶體和邏輯進行分割槽，以及應該由誰進行分割槽，存在一些問題。有更多潛在的相互作用和物理效應，例如功率、電磁干擾和基板噪聲，以及在最先進的節點上需要應對得越來越多的量子效應。不僅在晶圓廠，而且在現場和隨著時間的推移，確保一切都得到充分驗證和測試是一項挑戰。
由誰設計，為了什麼？
所有這些都會對設計、晶片或 IP 模組根據規範預期執行多長時間以及晶片、封裝和系統的價格標籤產生重大影響。過去，這是由 OEM 定義的，晶片製造商會根據有限數量的選項（例如工藝節點、功率預算和成本）為規範構建晶片。那些通常定義的效能、功率和麵積 （ PPA ）。
今天，這種緩衝已經基本消失了。晶片製造商直接與系統公司合作製造晶片，或者系統公司自己做。最初的規劃涉及一個多學科的工程團隊，可能還有一個或多個 IP 供應商、EDA 公司，以及大型系統公司和 IDM（如 Apple 代工廠）。
對 PPA 方程的任何部分的關注可能因一個應用程式到另一個應用程式而有很大差異。例如，在超大規模資料中心的環境中設計晶片或模組的成本可能遠不如節能設計的節省重要，這可以被伺服器的供電和冷卻機架的高成本所抵消，以及效能更好的系統可以在給定的足跡內為更多的客戶提供服務。它還可以透過更好的監控技術來確定何時需要更換晶片，而不是每四到七年批次更換裝置以避免停機。
“這是關於真正瞭解終端使用者應用程式是什麼，”西門子 IC EDA執行副總裁 Joseph Sawicki 說。“該終端使用者應用程式可能不僅僅是簡單的資料處理。它可能涉及與外部世界的介面，並且它正在改變設計和驗證，因此它必須跨越並越來越多地處理驗證在現實世界中執行的終端使用者軟體堆疊的那些方面，這是更多的資料處理方式設計方面，在終端使用者體驗上投入更多，以及更全面地瞭解如何最佳化設計。”
另一方面，如果它是汽車內的感測器融合模組，設計成本是一個壓倒一切的問題。但即便如此，模組在其預期使用壽命內與車輛中的其他元件完美配合的能力也可能不那麼重要。
Synopsys產品管理和營銷集團總監 Hany Elhak 表示：“如果我們考慮過去的規模縮小，總是會轉向具有更小的電晶體和更大 SoC 的更低工藝節點。” “現在，縮放正在成為採用不同技術設計並針對不同應用定製的不同晶片，它都是更大系統的一部分。縮放現在以不同的方式表現出來。所以這不僅僅是摩爾定律。這是一個系統的系統。”
圖 1：IC 設計超融合
這些系統的系統也可以改變。在更好的連線性和使用機器學習來提高盈利能力的推動下，一些最深刻的技術變革正在傳統的低技術行業內部發生。
“不同技術的融合正在發生，而且還會繼續發生，” Aldec營銷總監 Louie De Luna 說。“有 5G、人工智慧、機器學習。你甚至可以在國內市場看到這一點。有了智慧電視，您現在可以在 YouTube 上進行搜尋。”
以前截然不同的市場之間的界限要麼已經模糊，要麼開始模糊，半導體設計將跟隨或推動這些變化。“我們與航空電子裝置客戶的很多對話都圍繞 FPGA，”De Luna 說。“FPGA 可用於控制引擎、電子裝置、起飛、導航等等。我們現在看到的是越來越多地使用高速介面，如 PCIe 和乙太網。但是當我們使用這些高速介面時，處理 DO-254 是非常困難的。您需要捕獲序列高速介面的結果，而沒有辦法做到這一點。當你除錯它並檢視波形時，有很多確定性的結果，所以很難除錯。”
晶片行業及其所服務的市場內的變化率不斷變化，使得開發標準化 IP 和晶片變得更加困難。大型 IP 公司已經看到這種趨勢一段時間了，因為它們的最大客戶一直要求對商業 IP 進行調整。
所有這些活動的影響使另一個行業指南成為焦點，Makimoto‘s Wave假設定製設計和標準產品之間有 10 年的週期。雖然基本想法仍然合理，但由於非常不同的經濟學以及全新的應用程式，從高峰到低谷的時間框架正在延長。
Cornami 總裁兼執行長 Walden Rhines 說：“Makimoto 正在談論一個更短的波浪。” “今天，它看起來更像是 30 或 40 年。這是我最後一次記得如此大規模的事情是在 1980 年代微型計算機行業建立了自己的晶圓廠。”
這不再像用標準化部件替換定製部件那麼簡單，它引發了關於衍生晶片在該方案中的工作情況的問題。當 AI/ML 被新增到設計過程中時，這種轉變變得尤為明顯。
Cadence數字和籤核營銷高階組總監 Kam Kittrell 說：“過去，我們進行了重播，然後重用了模型。” “今天，很難判斷一個模型是否可以重複使用。如果您採用相同的庫，例如 GPU 的著色器核心，現在您將獲得不同的工作電壓，因此您之前進行的訓練甚至與此無關。”
圖 2：電晶體成本上升。
老化增加了另一個變數。老化可能會有所不同，具體取決於導線的尺寸（RC 延遲）、電介質的厚度以及晶片各個部分在其整個生命週期中的使用強度。電路的低利用率，即使在高階節點，也可以顯著增加其預期壽命，而在更老的節點上開發的電路的更多使用會縮短其壽命。
Kittrell 說：“過去，人們透過一種特殊的方法預測了衰老。” “就像，’我認為它會老化這麼多。‘ 汽車客戶之所以使用它，是因為他們對可靠性有要求。一個電路必須工作 20 年。現在，超大規模人員擔心老化，因為高階節點上的高活動率可能會在一年內造成相當顯著的效能損失。他們必須確保如果它在 4 GHz 下執行，它將保持在 4 GHz 範圍內，並且他們透過穩健的最佳化來做到這一點。”
RISC-V的引入和越來越多的採用增加了另一個變數。開源模型不是專門使用商業核心，而是允許使用者自定義指令集架構原始碼，只要它可以透過 RISC-V 國際認證。RISC-V 允許軟體和硬體之間更緊密地整合，特別是針對特定用例或應用程式必不可少的功能。它還為晶片設計團隊帶來了一系列新挑戰，以及改變 PPA 方程式的潛力。例如，定製的 RISC-V 加速器可以與現成的處理器一起打包，以比設計整個模組更快、更便宜地建立特定領域的裝置。
“你可以使用 RISC-V 透過在指令集擴充套件方面新增一些新的東西來處理訊號處理或成像處理，而 RISC-V ［International］ 實際上鼓勵你這樣做，因為它已經告訴你如何進行定製， ” Codasip 的CTO Zdenek Prikryl 說。“但如果你設計一個加速器並將其放入一個更大的系統中，你可能會擁有數十或數百個不同的加速器。你必須確保一切正常。你必須在驗證中投入很多。”
更智慧的工具和更智慧的工具使用
技術的快速發展，加上對特定領域解決方案的廣泛需求，為 EDA 行業創造了潛在的財富。過去兩年的收入一直穩定在兩位數，最近它創造了一些收入增長記錄。
但是新設計中涉及的變數太多，EDA 公司正爭先恐後地跟上步伐。在某些情況下，需要為每個新專案修改工具。
“在硬體領域，非常聰明的人提出瞭解決問題的新架構和新想法，他們用瘋狂的想法擴充套件設計工具，讓我們重新思考我們如何做事和做什麼，”因佩拉斯的大衛曼說。“我們需要每年重新調整我們的模擬器，以使其做得更好。有人向我們提出了一個新問題，我們會說，‘好吧，我們怎麼做？我們試圖解決它。有時我們會成功，有時我們無法提供幫助，但是這種將設計擴充套件到我們所看到和正在開發的所有新電子產品中的做法是驚人的。對於電子設計領域來說，這是一個令人興奮的機會。”
這也很困難。“我們正在努力解決兩個問題，”Synopsys 的 Elhak 說。“傳統的電路現在更大更復雜，以更高的頻率執行，並且它們具有更多的寄生效應。這就是規模問題，我們正試圖透過提供更快的模擬和更高容量的模擬來解決它。這是已知的問題。我們正在努力解決的另一個問題是，現在我有許多不同型別的電路，它們是這個更大系統的一部分，它們需要一起設計。我們需要為這些不同的設計團隊制定一些共同的流程，這樣當他們嘗試將這些東西連線在一起時，我們就不會在設計週期結束時遇到問題。他們需要從一開始就一起工作。”
在這方面，標準非常有幫助。雖然晶片本身的標準化程度越來越低，但各種流程和工具的資料格式卻在朝著相反的方向發展。這有助於 IP 表徵以及不同晶片和系統之間的互連。
“這是重點之一，”弗勞恩霍夫 IIS設計方法學部門負責人 Roland Jancke 說。自適應系統工程部。“您需要標準化資料格式，以便您能夠在模擬器之間交換資訊，並且您需要一個通用介面來分析資料格式。我們目前正在與合作伙伴合作實現任務配置檔案格式的標準化。因為價值鏈中有不同的層次和不同的供應商，所以你必須看看你是為什麼設計系統或用什麼來測試它的。您用來設計系統、測試系統和驗證系統的任務配置檔案是什麼？該系統級用於電路級開發的不同向量有哪些，等等？使用測試裝置的公司提出了一些問題，即我們是否可以以某種方式標準化任務配置檔案格式，以便能夠描述這些測試向量，
學習曲線
雖然所有這些看起來都有些混亂，但有一個重要的常數——學習曲線。在過去近七年中繪製時，它一直是一條直線，表明每個電晶體的成本將繼續下降，但從相同的縮放角度來看則不一定。
“摩爾定律只是一個特例，您透過縮小特徵尺寸和增加晶圓直徑來降低所有成本，”萊因斯說。“但學習曲線看起來和以往一樣可預測。如果您在 NAND 快閃記憶體封裝中放置 512 層，並且與 512 封裝相比，您在封裝上節省了大量成本，那麼每個電晶體的成本就會降低。學習曲線並不關心您如何到達那裡，只要您達到每個電晶體的成本即可。如果你用封裝來做，那沒關係，即使它引入了其他工作，比如當你開始在邏輯上堆疊記憶體時的熱分析，甚至記憶體上的記憶體。如果你透過縮小電晶體來做到這一點，那也沒關係。”
在複雜的設計中實現同一目標的方法有很多種，而且比過去要多得多。但是，如果沒有定義行業公認最佳實踐的指南，挑戰在於讓其中至少一個按預期工作。
更多晶片相關知識，請搜尋“眾壹雲”
