在近日舉辦的第五屆IEEE國際積體電路技術與應用學術會議（ICTA 2022）當中，海思科技有限公司的曹煒介紹了未來的小晶片技術：封裝、互連和電源。
曹煒講述了未來小晶片技術的挑戰、封裝和約束、互連：並行匯流排和XSR SerDes、電源供應器。
隨著資訊科技的高速發展，資料量暴增，然而隨著摩爾定律的失效，先進工藝發展進展緩慢。由於2。5D/3D封裝互聯技術可以帶來超密度的並行介面、透過多晶片堆疊設計，得以向“超越摩爾”進化。不過，在這之中也遇到了一些挑戰。
挑戰
挑戰一：互連設計變更
來自傳統收發器的挑戰：DSP用於長距離通道、FEC滿足超低誤位元速率要求、高效能均衡器和串擾抑制、高速且高效能ADDA/Pall Coration/CDR、高速低功耗小面積驅動器、電磁相容設計。
針對新場景處理的挑戰：並行介面噪聲和時序控制技術、電源完整性設計技術、高效低成本的均衡器和串擾抑制、離線線上自我測試和自我修復技術、高速低成本低功耗的電路設計、超低功耗設計技術、低延遲設計技術、高可靠技術、三維封裝中模具間抗干擾性的評價。
挑戰二：供電方案
CPU和GPU是典型的巨型邏輯晶片，XPU的瞬時功率可達2W+/mm
2
，未來XPU的數量會越來越多對電源和散熱提出巨大挑戰。
典型的晶片封裝形式
2D MCM封裝：可以很好的控制溝道插入損耗、通道長度在不同的路由層中是不同的、最佳化通道特性阻抗以減少反射、串音以非遮蔽跡線和通孔為主。
2。5D扇出WLP：由於線路較細，每單位長度的溝道插入損耗比較大、D2D通道長度幾乎在不同的路由層中匹配、無需控制跡線特性阻抗、串音以非遮蔽平行跡線為主。
2。5D矽插入器/嵌入式電橋：最佳化線寬以平衡寄生電阻和電容、不需要最小化反射、通道長度可以透過適當的路由輕鬆匹配、串音主要由未遮蔽平行跡線為主、在嵌入式電橋中從I/O焊盤到電橋焊盤的堆疊通孔可能會引起顯著的串擾、採用細線的高佈線密度可提高總吞吐量。
小晶片並行匯流排互連的物理平面圖
並行匯流排：帶MCM通道的全雙工收發器
典型MCM通道響應：短通道-插入損耗小、封閉空間相鄰通道-相聲占主導地位、電路相關引數。
全雙工收發器架構：斷續器、取消器、RX 和 TX 子系統的複雜性平衡、回聲消除器。
晶片並行匯流排互連的協同最佳化
設計考慮：訓練複雜性、收斂穩定、成本和功率。
串擾最佳化：最佳化MCM路由、最小化XTALK\簡化NEXT/FEXT消除器。
僅使用混合和回波消除器即可輕鬆控制收斂質量。
晶片互連方案
XSR SerDES的頻道定義與應用
應用：50T/100T/200T開關、共封裝光學器件、5G無線、鋁/ML晶片。
XSR SerDes解決方案1
演算法：TX+RX組合均衡器法、RX補償損失位置、TX使用較少的去強調、TX低輸出擺幅、用於更高抽頭的浮動FFE、更靈活的可變方案校準機制，提高PVT下的魯棒性、魯棒CTLE自適應演算法。
包轉義：更多層和更緊密的凸點間距、更少的電源型別、VSS凸塊與高速訊號凸塊之間更緊密的間距、放鬆高速訊號對之間的隔離。
XSR SerDes解決方案2
更靈活的CTLE旋鈕和設定、接近反向通道、可切換切片器、備用線上校準切片機，確保傳輸始終處於開啟狀態、更好的時鐘抖動、微調TXFIR、接近反向通道、 RX/TX端接BW擴充套件、相位內插器INL/DNL改進。
佈局：正方形宏，所有4條邊具有相同的最大BW密度；交錯凸起，130um節距提高凸塊使用效率；相鄰通道共享相同VSS凸點，提高凸點使用效率。
晶片電源方案：OCLDO
挑戰∶輸出電壓應控制在20mV以下，在小輸出電容器的情況下，瞬態響應快。
晶片的供電方案：IVR
挑戰：控制迴路、電感和電容的高難度和高成本。
小晶片的供電方案：開關電容穩壓器
挑戰：常規MOS/MOM/MIM電容器的電容密度較低，不利於提高輸出功率密度。
*宣告：本文系原作者創作。文章內容系其個人觀點，我方轉載僅為分享與討論，不代表我方贊成或認同，如有異議，請聯絡後臺。
