1.
碳化矽功率器件的提出
過去的幾十年間，電力電子器件在結構設計，工藝流程以及材料品質等方面取得了長足的進步。然而，與此同時，技術的進步也使得傳統矽基器件在許多方面已逼近甚至達到了其材料的本證極限，如電壓阻斷能力，正向導通壓降，器件開關速度等。近二十年裡，這樣的事實和隨之而來的緊迫感使得電力電子技術人員不斷尋求一種新的方法，以獲得更為優異的器件特性，更高的功率密度以及更低的系統能耗。其中，人們最為期待是使用寬禁帶半導體材料代替矽製備功率器件。
相比於其他寬禁帶半導體材料（如GaN等），碳化矽（SiC）所具有的一個先天優勢是可以形成自然的氧化層（SiO2），這使得碳化矽器件可輕易的繼承在矽器件中已廣泛使用的金屬-氧化物-半導體（MOS）結構以及相關技術。目前，以碳化矽為基底電力電子功率器件研究方興未艾。相比於傳統的矽材料，碳化矽材料具有的優勢包括：10倍以上的電場承受能力，3倍左右的禁頻寬度，以及大於3倍的導熱係數等。極高的電場承受能力使得碳化矽功率器件具有很薄的襯底和較高的摻雜濃度，更大的禁頻寬度使得它能夠工作在更高的溫度下並有強的抗輻射能力。而碳化矽材料的高導熱係數（4。9℃/W）則意味著更為迅速的熱量耗散，即器件可以承受更高的功率密度和工作溫度。不過，雖然使用碳化矽材料製備電力電子功率器件前景廣闊，相關器件的可靠性，尤其是長期工作的可靠性一直是人們關注的重點。
本篇文章主要討論碳化矽器件，特別是碳化矽功率MOSFET的可靠性以及相關問題。功率MOSFET是一種使用金屬-氧化物-半導體結構控制器件表面電流通斷的一種電力電子器件，具有開關速度快，驅動簡單等特點，目前已廣泛應用於中低壓電力變換裝置中。而若改用碳化矽材料，則可使製得的MOSFET器件阻斷電壓大幅提升，並保持較低的導通阻抗，從而有望取代目前佔領中高壓市場的IGBT器件。然而，值得注意的是，雖然碳化矽展現了出眾的電學和物理學特性，但相關器件在設計和製備中出現的一系列問題是我們無法迴避的。儘管大部分可歸咎於材料和器件工藝的不成熟，並能夠透過長期的研究加以解決，另一些可能是使用這種材料所帶來的根本性缺陷。在下文中，作者將針對這些問題展開討論。
2。 遂穿電流的產生及影響因素
眾所周知，基於金屬-氧化物-半導體的器件在強電場作用下會產生嚴重的長期可靠性問題，而這通常被認為是由於Fowler-Nordheim （FN）遂穿效應引起的。儘管對於矽器件，FN電流的顯著增加僅出現在氧化物電場強度大於6MV/cm時，但對於碳化矽器件，由於極高的內部電場，正常工作時的FN電流也是不可忽視的。我們知道，由於電介質中的強電場的存在，電子會從半導體或門極金屬不斷向電介質湧入，最終導致電介質擊穿。這種現象經過一定的時間便會發生，並表現為門極金屬和半導體間的漏電流迅速增大，其大小可由以下公式計算：
式中，是遂穿電流密度，E是電介質中的電場強度，A和B分別是與材料特性相關的引數。如果我們定義勢壘高度為金屬和半導體間電子親和能之差，則引數A，B的相關性可表示為：
我們注意到，門極遂穿電流的大小與電介質內的電場和勢壘高度呈現指數關係。此外，相關研究也表明，如果忽略費米能級隨溫度的變化，FN電流可認為與工作溫度的平方成正比。
2.1MOS結構的正向偏置特性
對於含有NMOS結構的器件，正向偏置指的是在門極上施加相對源極的一個正電壓；而對於PMOS器件，正向偏置則是在門極施加負電壓。在本文的討論中，我們著重分析NMOS的情況。根據前文的定義，影響門極遂穿電流的勢壘高度是電介質導帶和半導體費米能級之差，考慮最極端的情況，即在NMOS結構正偏時，半導體中的費米能級與導帶重合，這樣一來，上述勢壘高度則變成了電介質和半導體導帶的勢壘差。此時，對於同樣的氧化層電場，由於碳化矽和氧化層（SiO2）間的勢壘差比矽和氧化層間的勢壘差小，其門極漏電流要比矽基MOS結構大很多。由下圖我們可以看到，矽-二氧化矽結構的勢壘差為3。2eV，而對於碳化矽-二氧化矽結構，其數值減小為2。7eV。這0。5eV的能帶差則意味著要保持同樣大小的遂穿電流，碳化矽-二氧化矽系統中的電場強度要比矽-二氧化矽系統小1。5倍。
圖1：不同半導體材料、電介質材料的能帶圖及其介電常數和擊穿電場強度
對於目前的矽基功率MOSFET產品，二氧化矽絕緣層中的電場強度需要保持在4-5 MV/cm以下，從而達到長達十年的使用壽命。而上面的分析告訴我們，相同的情況下，碳化矽MOSFET的最高電場強度則保持在3MV/cm左右。這意味著對於50nm的門極氧化層厚度，為使器件長期可靠性工作所施加的門極電壓不應超過15V。對於更高的工作溫度，系統面臨的環境則要惡劣的多。由此看來，對於器件高溫工作時的可靠性，碳化矽材料的寬禁帶特性反而成了一種劣勢（由於能帶偏置更小）而不是長處。
事實上，上述碳化矽MOS結構的可靠性，特別是高溫可靠性較矽MOS結構更差這個結論是基於最極端的假設，即半導體的費米能級與導帶重合得出的。而一般情況下，對於處在弱反型狀態的碳化矽MOSFET，其半導體的費米能級往往距離導帶較遠。比如在弱反型剛剛出現時，碳化矽MOS的為4。3eV（1。6+2。7eV），而相應的矽為3。75eV，這意味著更小的表面隧穿電流和較高的高溫可靠性。值得一提的是，儘管目前對於碳化矽-二氧化碳結構的研究已超過了10年，其特性還遠遠為令人滿意。一方面，為了得到高的電子遷移率和自由電子濃度，人們往往傾向於施加更大的門極電壓；但同時，這也帶來了電介質內部的強電場和成指數增長的隧穿電流。而在可以遇見的將來，這兩方面的制約與權衡將繼續影響碳化矽MOSFET的發展。
2。2 碳化矽-氧化物表面態密度
除了上述討論的勢壘高度，碳化矽-二氧化矽結構的可靠性與電效能還會受到器件表面態密度和缺陷密度的嚴重製約。通常，這些表面態和缺陷被認為和碳化矽-二氧化矽介面結構的非理想化有關，如存在大量的單個碳原子族或懸空的矽原子鍵和碳原子鍵等。當這樣的非理想表面參與導電時，許多本應處於自由狀態的電子被表面態所束縛，極大的增加了MOS結構的溝道電阻。相關研究表明，在能帶圖中，這些對自由電子產生很大影響的介面態一般位於半導體表面費米能級和導帶能級間。此外，除了束縛大量的自由電子，這些表面態還會表現為電子的散射中心，進一步減小電子遷移率。
圖2：碳化矽MOS結構表面能帶圖（弱反型時）
之於MOS結構的可靠性，表面態的存在也會對其產生很大影響，這主要是由於束縛在表面態中的大量電子常常會取代半導體中的自由電子成為門極遂穿電流的主要組成部分。相比於之前定義的，當電介質表面存在大量束縛電子時，有效的勢壘高度常常由束縛電子濃度和位置決定。由於大部分的表面態都存在於導帶附近，一般可認為是半導體的導帶和電介質的導帶能量差。而這樣的推斷也被相關實驗證實，在室溫時，有效勢壘高度甚至會小於2。7eE，而當溫度增加到300℃時，上述勢壘高度則會進一步減小到2。38eV。
對於高壓的功率MOSFET器件（>2kV），由於溝道電阻所佔的比例很小，較低的表面電子遷移率被認為是可以接受的。然而，如果碳化矽-二氧化矽介面的表面態密度始終很高，其產生的門極遂穿電流對器件長期可靠性的影響則是不可忽視的。為了降低遂穿電流，器件的使用者必須降低門極電壓以減小電介質所承受的電場。由此看來，進一步降低碳化矽器件表面態密度依舊是未來工作的重點，無論是為了減小器件導通電阻還是增強器件長期工作的可靠性。
3。 阻斷狀態下的MOS結構
對於任何的電力電子器件，除了要考慮正向導通時的可靠性問題外，它還必須能夠可靠的阻斷電壓，這也是對電力電子器件一個最基本的要求。儘管碳化矽材料具有極高的擊穿電場，這並不意味著相關器件就有一定有可靠的高壓阻斷能力，不同的器件結構會帶來很多不同問題。
圖3：碳化矽PN接面及表面氧化層內的電場分佈示意圖
我們首先考慮一個能夠縱向阻斷電壓的PN接面，同時在正極一側覆蓋上一層門極金屬，其結構圖與電場分佈如圖3所示。從圖中我們可以看出，為了承受更高的電壓，圖中上方的三角形面積必須最大，即器件的表面電場必須達到材料所能承受的最大值，在碳化矽中，為2。5MV/cm。而根據高斯定律，器件電介質的電場強度與半導體的電場強度比值和這兩種材料的介電常數（SiO2： 3。9， SiC： 9。7）成反比。由此算出，在碳化矽表面電場達到最大值時，氧化物中電場達到了6。2MV/cm，遠遠超出了二氧化矽的承受強度能力。因此，在進行碳化矽PN接面的設計時，材料內部和終端處的電場分佈必須加以認真計算，以防上述情況的出現。
而對於反偏狀態中的MOS器件，能帶的偏轉方向與圖2所示的方向相反，相應的FN電流中勢壘高度則需以價帶計算。此外，與正向導通情況不同，此時電介質的電場強度由材料的介電常數和器件的表面電場決定。在矽器件中，由於矽的最大電場強度遠小於二氧化矽，人們不必著重考慮電介質的可靠性。而對與碳化矽材料，極高的擊穿電場使這個問題變得非常嚴峻。
一般情況下，由矽及碳化矽材料製作的功率MOSFET主要有三種結構：垂直型MOSFETs，溝槽型或UMOSFET，以及平面MOSFET。對於平面型MOSFET，其表面及內部的電場分佈與圖3所示情況類似，即器件的最大電場產生在P基區和N-漂移區接觸處，並相應的在上方的氧化層中生成一個極高的電場。對於溝槽型MOSFET或UMOSFET，強電場產生的位置是溝槽底部的尖端處（如圖4所示）。一方面，UMOSFET結構的溝槽底部往往位於器件P-N-結附近，原本就具有較強的電場；另一方面，溝槽底部尖端的出現會引起電場線的集中，使電場進一步增強，以至於器件實際所能承受的阻斷電壓遠小於設計值。針對這個問題，人們在UMOSFET的設計中引入JBS二極體的概念，即在溝道底部注入高濃度的P型摻雜，可以在一定程度上遮蔽溝槽底部的電場擁擠現象。
圖4：溝槽型MOSFET結構示意圖
從控制氧化層中電場強度的角度看，DMOSFET是目前最有實際意義的一種器件結構，其具體結構如圖5所示。從圖中我們可以看出，在器件處於阻斷狀態時，碳化矽-二氧化矽表面的電場會因JEFT區域的夾斷而減小。而透過相關的模擬我們知道，使用這種結構可以使器件的表面電場及氧化層電場減小到一個可以接受的程度，同時保持相當的電壓阻斷能力。不過，JFET區域的引入也會帶來一系列的問題，最為嚴重的是使得器件在導通狀態時的導通電阻增大。對此，人們常使用的一種解決方案是在其中注入高濃度的N型雜質。但對於高壓器件（>2kV），低的漂移區摻雜會使得器件的導通電阻過高，而使用高濃度的雜質注入，則會在一定程度上增大氧化層電場，因此，相應設計者必須做出適當的權衡。
圖5：DMOSFET結構示意圖
4。 總結
目前，對於碳化矽器件，特別是碳化矽MOSFET的研究已經持續了近20年。雖然很多關鍵性的問題已經得到部分解決，並有相關廠家在這兩年間逐步推出了商品化的器件，其可靠性尤其是長期工作的可靠性問題始終是人們關注的焦點。本文簡要的總結了碳化矽MOSFET在導通和阻斷狀態下面臨的一系列問題，並給出了目前人們常用的一些解決方案。透過以上討論我們可以看出，除了不斷完善器件結構，碳化矽-二氧化矽的介面情況仍是制約MOS器件發展的瓶頸，需要進一步的深入研究。
參考資料：浙江大學電力電子器件實驗室《碳化矽功率MOSFET可靠性綜述》
為了解更多關於 SiC MOSFET可靠性研究方面的最新進展，“第六屆國際碳材料大會暨產業展覽會——碳化矽半導體論壇”特邀
東南大學電子科學與工程學院 孫偉鋒院長
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《SiC功率MOSFET可靠性研究進展》
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