避免串擾的PCB走線規則

這是一篇來自Ansys的博文，非常基本的概念，翻譯過來分享給大家：

原文：https：//www。ansys。com/blog/pcb-design-rules-wiring-and-crosstalk

當今的電子裝置市場需要將多種高速功能整合在一塊板上的小型化印刷電路板（PCB）上，這導致設計人員將走線佈置得非常靠近，以最佳化封裝和空間。這種接近可能會導致電磁場的意外耦合，這種現象稱為串擾（見圖 1）

- 英文裡的Crosstalk

。

圖 1：PCB 上具有潛在串擾問題的相鄰走線的圖示。

儘管高密度的封裝是不可避免的，但還是不應違反某些與PCB上的佈線相關的 PCB設計規則，以避免潛在的串擾和電磁干擾/相容性（EMI/EMC）問題。

（在以下部分中，短語“關鍵網路”指的是PCB上那些高速時鐘/資料線、重要的感測線等，具體取決於PCB的應用。）

規則 1：I/O 網路附近的關鍵網路

重要的是要檢視與I/O線相關的關鍵網路的走線，因為噪聲很容易透過這些進出PCB的I/O 線耦合進電路板（見圖 2）或將噪聲帶到其它電路板。

圖 2：關鍵網路和 I/O 網路彼此靠近佈線的場景示意圖。

透過 I/O 線進入電路板的任何噪聲都有可能耦合到承載重要資料/時鐘訊號的關鍵網路，這基本上是 PCB 的抗擾性問題（圖 3a）。以類似的方式，關鍵網路攜帶的任何高速訊號都可以耦合到 I/O 網路，最終透過離開電路板的 I/O 線傳到外部世界並進入系統中的其它模組。原則上，這將是PCB的輻射問題（圖 3b）。

圖 3a（左）和 3b：由關鍵網路和 I/O 網路的接近引起的潛在 EMI/EMC 問題

規則 2：暴露的關鍵跡線長度

在波長較短的高速 PCB （> 100MHz）上，任何關鍵網路（見圖 4a）的電氣長度都足以使其成為有效的輻射源，尤其是當暴露在頂層或底層時。這種不需要的輻射可以耦合到任何相鄰的走線，甚至耦合到靠近走線的器件中的線纜中。我們建議將關鍵網路埋在PCB內層的實心平面之間，如圖 4b 所示。這有助於封閉住來自走線的場並避免任何以串擾或EMI形式出現的意外耦合。如果不得不將這些關鍵網路暴露在外層，則暴露部分的長度應儘可能小。這是因為暴露走線的長度越短，輻射的就越少，因為如果它們在電氣上很小，它們將是低效的天線。

圖 4a（左）和 b：在平面之間暴露或封閉關鍵網路的圖示

規則 3：臨界差分網路匹配

理論上，差分對傳輸大小相等但極性相反的訊號，因為差分對產生的EMI互相抵消或可以忽略不計。但是，這僅線上對中的走線長度相等並且儘可能對稱地彼此靠近時才有效。違反其中任何一項都會產生共模噪聲和 EMI 問題。這是一個非常值得關注的問題，特別是對於承載高頻關鍵訊號的差分網路，因為 EMI 會增加所承載訊號的頻率。圖5顯示了在 IC 封裝和電路板上的出口點（聯結器）之間關鍵差分對的正確/不正確方法的幾個走線示例。

圖 5：參考平面中存在分開時的返回電流路徑

臨界差分網路匹配：模擬和與實際測試要求的關係

在圖 6a 和 6b 的 PCB 示例中，我們有一個簡單的案例，即差分對以兩種不同的方式在 PCB 上佈線：分別是對稱和非對稱。在這兩種情況下，在 SIwave 中，它們的一端由差分電壓源激勵，另一端由負載端接。

圖 6a（左）和 b：在 PCB 上佈線的差分對示例

我們在這兩種情況下都執行近場分析。在差分對對稱佈線的 PCB 中，近場電平低於它們不對稱佈線的情況，如圖 7a 和 7b 所示。

圖 7a（左）和 b：具有對稱和非對稱差分對網路的近場 @ 597。45 MHz

假設我們要根據 EMI/EMC 法規 AIS 004（在印度）或 UNECE R10（在歐洲）輻射發射要求來測試該 PCB。圖 8 顯示了在 30 MHz ‒ 1 GHz 頻率範圍內，距離該 PCB 1 米處的模擬遠場的比較分析。請注意，不對稱差分對的情況會使發射電平增加約 8 到 10 dB，也會導致不符合 563。50 MHz 及更高頻率的情況。