熱插拔技術詳解（上）

1、熱插拔概述

1。1歷史

熱插拔（hot-plugging或Hot Swap）即帶電插拔，是指將裝置板卡或模組等帶電接入或移出正在工作的系統，而不影響系統工作的技術。我們日常最常用的應用就是USB熱插拔。

一方面，在軍事、電信、金融等領域，裝置投入執行後，必須夜以繼日地運轉，對這些裝置的部件進行拆裝維修、維護、擴充套件時，系統不能停機，停機則意味著重大的經濟損失。這就要求裝置部件能夠在系統帶電執行的情況下進行接入或者移出。

另一方面，對連線到總線上的裝置，對單個裝置進行插入或者拔出的時候，不能對匯流排產生較大幹擾，否則會在總線上產生較大的噪聲，引起總線上其他裝置的停機或者誤碼產生，影響整條匯流排業務。熱插拔技術正是在這種需求下應運而生。

民用熱插拔技術開始於PC機的開發中，從586時代開始，系統匯流排都增加了外部匯流排的擴充套件，此時的系統匯流排已經初步滿足熱插拔的要求。1997年開始，新的BIOS中增加了即插即用功能的支援，雖然這種即插即用的支援並不代表完全的熱插拔支援，僅支援熱新增和熱替換。

1.2 熱插拔防護等級

按照電路帶電插拔時對器件和訊號的影響程度，把帶電插拔的防護設計分為四個等級。介紹如下。但該四個等級是根據普通邏輯器件（如驅動器等）的電路結構來定義的，FPGA、CPLD等大邏輯器件的埠結構與普通邏輯器件有較大的區別，結構更加複雜，但仍可以等效為普通邏輯器件的熱插拔等級。

1）0級防護

具有0級防護設計的電路板應在先關斷主電源的情況下才能安全的帶電插拔。它沒有對瞬變電流或突變電壓的抑制保護，插拔過程中插入電路板介面也不能進入高阻狀態。如果插入電路板在系統沒有斷電情況下就進行帶電插拔，板上的介面器件或其他元件很可能受到損壞。只能達到0級防護設計的電路板不能帶電插拔。

2）1級防護（Partial Power Down）

具有1級防護設計的電路板在斷電時能限制帶電匯流排和插入電路板介面之間的電流，從而防止插入電路板受到損壞。這種瞬態電流限制就能保證在不打斷主電源情況下帶電插拔電路板，但是在帶電插拔期間，主系統必須暫停訊號傳輸。這種防護設計需要使用IOFF電路。

3）2級防護（Hot Insertion）

具有2級防護設計的電路板具有帶電插拔效能，它能防止插入電路板插拔時的驅動衝突。2級防護設計除了具有1級防護設計的能力外，訊號端還能在電源電壓上升到指定值之前保持高阻狀態，在電源電壓超過這個指定值後會按照設定狀態輸出。電路板斷電時，在電源電壓下降到預定電壓值之前輸出保持為驅動邏輯電平，然後變成高阻狀態。按照2級防護設計的要求，電路板帶電插拔期間總線上的資料傳輸可能會被打斷。2級防護設計既需要1級防護設計中的IOFF電路，也需要上電3態電路（PU3S）。

4）3級防護（Live Insertion）

具有3級防護設計的電路板在帶電插拔時對系統電源和訊號沒有其他的限制、約束和要求。帶電插拔和資料交換可同步進行，即在任何情況下進行插、拔操作都不會破壞資料，當然更不會損壞器件。為了達到這些要求，3級防護設計同時需要IOFF、PU3S和預充電I/O。

1。3 熱插拔會導致的問題

在以前，我們使用電腦或者其他電子裝置時，總會受到警告：不能帶電插拔，如果我們帶電插拔，輕則造成系統宕機或者重啟，重則造成介面電路硬體損壞，造成巨大損失。這是什麼原因呢，對不支援熱插拔的系統，帶電插拔為什麼會造成如此嚴重的後果？

（1）熱插拔引發閂鎖效應：熱插拔前裝置之間可能存在較高電位差，如果不採取相應措施這種電位差將對裝置上的IC 晶片構成嚴重危害，尤其是CMOS器件，有可能引發閂鎖效應。

（2）熱插拔誘發靜電問題：雖然冷插拔過程中也有靜電問題，但是由於熱插拔時一部分電路是處於上電工作狀態，因此熱插拔時的靜電干擾會引發諸如“閂鎖效應”之類惡性故障，除此之外，熱插拔對於穩定工作的背板裝置的靜電干擾使得本來在裝置內部的背板聯結器變成了被靜電直接擊中的外部介面。

（3）熱插拔導致浪湧問題：當單板插入機框時，機框中其他裝置已處於穩定工作狀態，所有儲能電容均被充滿電，而單板上的電容沒有電荷，當裝置與主機板接觸時裝置上的電容充電將在短時間內從電源系統吸入大量電能，在供電線路上形成一股比正常工作電流高出數倍的浪湧電流。浪湧電流會使電源出現瞬時跌落導致系統復位、引發閂鎖效應、導致聯結器電路板金屬連線和電路元件燒壞。

（4）熱插拔對匯流排造成干擾：總線上插入板卡時，由於新插入板卡電容的充電以及上電過程中一些低阻抗通道的存在，會產生極大的浪湧電流，拉低匯流排電平，對總線上其他裝置產生干擾，影響總線上其他裝置的正常執行。同時插拔時也對匯流排介面帶來靜電問題。

2、熱插拔導致的閂鎖效應及其防治

2。1 閂鎖效應及其機理

（1）定義：閂鎖（Latch up）是指CMOS器件所固有的寄生雙極電晶體被觸發導通，在電源和地之間形成一個低阻通路。

（2）故障現象：CMOS晶片的電源和地之間大電流透過，導致晶片自身燒燬失效，嚴重時會波及周圍的電路和易燃器件（如：鉭電容）。

（3）內部機理：見圖2-1

圖2-1 閂鎖內部機理示意圖

如圖2-1所示，CMOS發生閂鎖效應時，其中的NMOS的有源區、P襯底、N阱、PMOS的有源區構成一個n-p-n-p的結構，即寄生電晶體（Q1、Q2），本質是寄生的兩個雙極電晶體的連線。P襯是NPN的基極，也是PNP的集電極，也就是NPN的基極和PNP的集電極是連著的；N阱既是PNP的基極，也是NPN的集電極。再因為P襯底和N阱帶有一定的電阻，分別用R1和R2來表示。

當N阱或者襯底上的電流足夠大，使得R1或R2上的壓降為0。7V，就會是Q1或者Q2開啟。例如Q1開啟，它會提供足夠大的電流給R2，使得R2上的壓降也達到0。7V，這樣R2也會開啟，同時，又反饋電流提供給Q1，形成惡性迴圈，最後導致大部分的電流從VDD直接透過寄生電晶體到GND，而不是透過MOSFET的溝道，這樣柵壓就不能控制電流。

（4）閂鎖機理的集總器件表述：

元器件中的寄生電晶體連線關係可以用集總元件來表示，如圖2-2所示，其結構實際上是一個雙端PNPN接面結構，如果再加上控制柵極，就組成門極觸發的閘流管。該結構具有如圖3所示的負阻特性，該現象就稱為閂鎖效應（閂鎖本是閘流管的專有名詞）。即雙端PNPN接面在正向偏置條件下，器件開始處於正向阻斷狀態，當電壓達到轉折電壓時，器件會經過負阻區由阻斷狀態進入導通狀態．這種狀態的轉換，可以由電壓觸發（=0），也可以由門極電流觸發（≠O）。門極觸發大大降低了正向轉折電壓。