公眾號：高速先生
B站：一博科技（短影片分享技術乾貨）
作者：姜傑
走線熙熙，汲汲交期；走線攘攘，亟亟歸檔。
專案伊始，高速先生的內心其實是抗拒的，因為實在看不出模擬的必要：目標訊號是DDR3L，資料速率最高800Mbps，地址控制類訊號走線拓撲為一拖二、T型拓撲。訊號普通、速率尋常、拓撲簡單。
架不住客戶的一再堅持，加上前期專案介入階段，客戶言辭閃爍，提供PCB檔案時也不大爽快，似乎有難言之隱，高速先生漸生警覺——事情可能並沒有想象的那麼簡單。客戶最終還是提供了單板檔案，不過一直強調是外協設計的。
開啟板子仔細檢視，卻是險象環生，高速先生精神為之一振，心裡大概有了譜。雖然有了預判，不過，對於如此不走尋常路的設計以前只是耳聞，今日一見，難免興奮，實在想看看模擬結果與預期是否一致。
考慮選擇地址控制類訊號作為模擬物件，之所以這麼做除了因為該單板的此類訊號佈線激進，另一個原因是相對於絕大多數資料訊號的點到點拓撲，地址控制類訊號通常是一拖多，而且沒有資料訊號對應的片內端接來減小反射，因此出問題的機率相對較大。先看DDR3L地址控制類走線最長的訊號波形（如下圖）：高低電平分明，滿足閾值要求，邊沿單調，沒有回溝，整體看來雖然有輕微的過沖和振鈴，不是十分完美，也算比較正常。
難道就這樣愉快的PASS了？不，還沒到重點。因為通道整體模擬的結果會讓你得出截然相反的結論！不信請看同組地址訊號同時執行時黯然失色的眼圖：彷彿熬夜之後勉強睜開的眼睛，佈滿血絲，感受到他的疲憊了嗎？
不好意思，放錯圖了，應該是這張。
單拎出來的訊號質量沒問題，同組訊號一起執行卻不給力，想必一直關注高速先生公眾號的朋友已經想到了答案：串擾！是的，高速先生也這麼想。尤其是在高速先生新近推出一期關於層間串擾的短影片之後，串擾問題更是引起了不少人的關注，詳情識別右下方二維碼：
回到本期案例，繼續抽絲剝繭。仔細觀察DDR3L地址訊號走線之間的間距就能發現端倪：線寬0。1mm，相鄰走線air-gap也是0。1mm！而且還不是零散的個別現象，整個通道的地址控制類訊號都是如此處理。
當然了，以上關於串擾的推斷還只是大膽的假設，下面就需要小心的求證。既然懷疑問題的癥結在於串擾，那麼對比不同程度的串擾對通道訊號的影響最具有說服力。好在模擬的時候可以調整串擾係數，這樣就不必等客戶提供不同的PCB版本來逐一驗證。提取引數時透過調整串擾係數，先將串擾降低為原版本的75%，由於振鈴的減小，眼睛中的“血絲”開始減少，眼圖如下：
繼續調整串擾係數，將串擾減小至原設計的50%，訊號振鈴進一步減小，眼圖逐漸恢復正常。
直接將串擾減小到原設計的5%，整個眼圖都變的精神抖擻，十分清爽。
透過模擬反饋，客戶最終還是把DDR3L的走線中心距調整至3W，線距調整後的通道模擬結果達到了預期的要求。
後來才瞭解到，初始版本PCB是客戶的一個Layout新手設計，初生牛犢不怕虎，加上交期的壓力，走線約束設定出現偏差，於是就出現了這麼一版試探訊號底線的設計，相信經過這次返工的煎熬，串擾對這名Layout攻城獅而言不會再是書本上蒼白的理論。正所謂：走線熙熙，急趕交期；走線攘攘，串擾飆漲。只是，有多少走線可以重來，有多少單板經得起等待？
— end —
本期提問：為什麼不考慮串擾的單個訊號模擬波形也會有過沖和振鈴？
