造“芯”能彎道超車嗎？

筆者前文《造“芯”難於登天》，很多留言當中表露出對於現階段我國的晶片製造業的現狀憂慮和突破困局的熱盼，本篇繼續沿著這個線索來探討晶片製造業的未來。

首先現階段造芯的難處，並非是造不出芯，而是先進製程的晶片我們進入困局，比如運用5nm甚至3nm技術的晶片，工藝上還存在代差，這當中主要的問題就是“材料”和“精度”上無法達到要求（可參看筆者前文），如何趕上或者超過先進製程技術，目前存在兩個方向，第一個為以材料作為突破的“碳基”晶片；另一個則是以工藝作為突破的“晶片異構”技術。

我國在2010年5月26日，北京元芯碳基積體電路研究院宣佈，由該院中國科學院院士北京大學教授彭練矛和張志勇教授帶領的團隊，解決了長期困擾碳基半導體材料製備的瓶頸。基於此很多人認為，我國可以在晶片製造上實現彎道超車。

碳基晶片所使用的碳基奈米材料，特別是碳奈米管材料，被認為是最有希望在2020年之後取代矽延續摩爾定律的半導體材料之一，並且已經投入了大量資金進行相關產業研發。碳奈米管材料具有獨特的電學、力學和光學特性，尤其是高遷移率、奈米尺寸、柔性、通透性和生物可相容性等與傳統矽基材料和其他奈米材料相比獨一無二的特性，能夠滿足未來資訊產業對高效能、低功耗和各種功能化的需求。

事實上，碳基晶片已經研發了20多年了，1991年就發現了碳電晶體，而科學界這20多年以來，一直在研究製備、提純、排列碳奈米管的方法。而這次北大團隊的研究成果，只是讓碳基晶片有了開始規模產業化的基礎。

北京大學張志勇、彭練矛團隊研發出一種全新的提純和自組裝單層碳管的方法，單層碳管直徑為1。45±0。23奈米，純度達99。99995%；在4英寸基底上獲得了間隔為5奈米的垂直有序排列的碳管陣列；首次製備出這種高質量、高效能的碳管場效應薄膜，並以此製作出了場效應電晶體和環形震盪電路（震盪頻率在5。5 GHz以上）。

這個方法的意義在於突破了碳管電子學的發展瓶頸，首次在實驗室中顯示出碳管器件和積體電路較傳統技術的效能優勢，首次製作出了無摻雜的碳管CMOS電晶體，效能非常優秀並遙遙領先傳統矽器件，為推進碳基積體電路的實用化發展奠定了基礎，它是製作5奈米碳基晶片的根本技術，其工藝技術可以批次生產。

但這只是基礎，而北大研究團隊下一個目標，是在2-3年內完成90奈米碳基CMOS工藝開發。而90nm工藝，效能上相當於28奈米矽基器件，和現在的5nm的矽基晶片相比，還差得遠，並不能實現短時間內的彎道超車。即便短期內完成了研發目標，晶片技術要實現規模化，再到真正的成為可以使用的晶片，整個產業鏈的從材料到技術工藝，再到工藝裝置都得跟上，這也需要數年才能實現。

如果不考慮商業化難題，僅就技術層面而言，碳基晶片也有難題需要解決：

1、碳奈米管並不能作為襯底來形成整合晶片，相對“矽基”來說是一個微觀概念。“矽基”通常來說是以晶圓切片為襯底，其襯底透過相關光刻和離子注入等技術完成。

2、從碳奈米管到碳基晶片，需要完成碳奈米管延長、碳奈米管純化、碳奈米管固定、碳奈米管修飾等遞進式技術和工藝突破，而碳奈米管純化尤為重要，純化過程中產生無定型碳、富勒烯、結晶石墨和金屬催化劑等雜質，這些雜質是影響碳奈米管效能的主要因素。

3、碳奈米管如果實現矽基積體電路的“場效應薄膜”，它要求碳奈米管是超高純度的、垂直順排的、高密度排列的、大面積均勻排列的、碳奈米管陣列薄膜。實現碳奈米管垂直、密集、均勻地而不能相互接觸地固定於基質材料工藝極難。而要用碳奈米管做積體電路和晶片且批次生產，製備出碳管場效應薄膜作為關鍵技術雖已突破，但成本和良率仍需工業化驗證。。

4、碳基晶片同樣需要光刻機，碳基晶片與矽基晶片並不是完全換車道，光刻機是奈米級別精準度的唯一選擇，且有成熟的半導體生產工藝，光刻機仍舊會繼續它的使命。

解決了若干技術難題，碳基技術有著比矽基技術更廣闊的前景，其更優的效能和更低的功耗，效能功耗綜合優勢在5到10倍，這意味著碳基晶片效能比相同技術節點的矽基晶片領先三代以上。比如採用90奈米工藝的碳基晶片有望製備出效能和整合度相當於28奈米技術節點的矽基晶片；採用28奈米工藝的碳基晶片則可以實現等同於7奈米技術節點的矽基晶片。

以材料作為突破的“碳基”晶片最終商業化5~10年內恐難於追趕上矽基晶片的步伐，但以工藝作為突破的“晶片異構”技術則正在快速進步。

晶片異構是把不同功能的小晶片單元，像CPU、GPU、儲存器、FPGA等等有機的構成一個整體，透過摺疊，高階封裝技術，以3D的形態封裝成一個晶片。簡單點說就是實現各功能的小單元分開，用較低的工藝成本，實現幾個小“晶片”，再利用高度層把這些小單元，一個一個的堆疊進去，封裝成一個新的晶片。比如，最上層是儲存器，次一層則是10NM工藝製造的CPU和GPU層，最後則是快取和介面層，而最上層和最後一層則是低於10NM工藝製造的，用矽穿孔技術實現各層通訊。這樣的實現方式可以是整體運算效率更高。

目前先進製程工藝已經達到5nm，2nm就逼近物理極限，依靠縮小線寬的辦法已經無法同時滿足效能、功耗、面積以及訊號傳輸速度等多方面的要求。很多半導體等廠商開始將發展重點放在異構整合技術之上，以應對新的挑戰。

技術層面，晶片異構的技術難題有哪些呢？

1、首先是散熱問題。晶片的整合與堆疊會讓散熱問題尤為突出，設計人員需要更加精心地考慮系統的結構，以適應、調整各個熱點。更進一步，這將影響到整個系統的架構設計，不僅涉及以物理架構，也有可能會影響到晶片的設計架構。

2、封裝測試也是一個挑戰。可以想象在一個封裝好的晶片組中，即使每一顆小晶片都能正常工作，也很難保證整合在一起的系統級晶片保持正常，這就又迴歸良品控制率的問題。正確測試需要從最初EDA工具，到模擬、製造以及封裝各個環節的協同努力。

除了上述場景，商業化層面，晶片異構看重終端應用場景，其能突破現有算力極限，但能力越強成本也越高，以晶片異構模式達成同等級別先進製程晶片的效能，成本甚至不相上下。

在ISSCC 2020會議上，法國公司CEA-Leti發表一篇論文，介紹他們使用3D堆疊、有源中介層等技術製造的96核晶片。其透過65nm工藝製造的TSV（矽通孔）技術連線，實現了65nm和28nm合體。在這個96核晶片上，除了CPU及TSV、中介層之外，還整合3D外掛、記憶體、I/O主控及物理層等。這款96核晶片集成了大量不同工藝、不同用途的核心，電壓管理、I/O等外圍單元也整合進來了，實現了異構晶片的一次重要突破。透過靈活高效、可擴充套件的快取一致性架構，這個晶片最終可能擴充套件到512核。

碳基晶片和晶片異構，作為目前突破先進製程晶片的主要方向，前者應用前景廣闊，但還需要突破從材料到工藝的若干瓶頸；後者則難於工藝的複雜程度，同時可以不單純追求最先進製程的工藝，在高效能計算領域應用更為具有現實意義。