自2012年出現以來，FinFET接近超期服役。在繼續追求摩爾定律的道路上，FinFET漸漸顯示出疲態。
3nm製程以下，需要研究新的電晶體結構。有幾家半導體巨頭早已著手開發基於下一代更小製程的新工藝，在本篇文章中，ICViews展望了未來可能使用的新結構。雖然目前還不確定未來主流會是什麼，但這幾個新方式都極具創新性。
FinFET即將謝幕
FET的全名是場效電晶體（FET：Field Effect Transistor），大家最熟悉的莫過於MOSFET。MOSFET是目前半導體產業最常使用的一種場效電晶體（FET），科學家將它製作在矽晶圓上，是數字訊號的最小單位，一個MOSFET代表一個0或一個1，就是電腦裡的一個位元（bit）。
但自MOSFET結構發明以來，到現在已經使用超過四十年，當閘極長度縮小到20奈米以下的時候，遇到了許多問題，其中最麻煩的莫過於閘極長度越小，源極和漏極的距離越近，閘極下方的氧化物也就越薄，從而產生漏電。
因此美國加州大學伯克利分校胡正明、Tsu-Jae King-Liu、Jeffrey Bokor等三位教授發明了鰭式場效電晶體（FinFET：Fin Field Effect Transistor），把原本2D構造的MOSFET 改為3D的FinFET，因為構造很像魚鰭，因此稱為鰭式（Fin）。
英特爾自2012年在22奈米在晶片上，引入FinFET之後，全球半導體的都在此基礎上研發。FinFET是將摩爾定律一直延伸到5nm的最有前途的器件技術。
它為平面CMOS縮小到20 nm時困擾的亞閾值洩漏、短溝道靜電效能差和器件引數可變性高的問題提供了出色的解決方案。此外，它在低得多的電源電壓下執行的能力擴充套件了電壓縮放，這正在趨於平穩，並允許進一步節省急需的靜態和動態功耗。
約略估計電晶體技術節點（Technology Node）與閘極長度（Gate Length）
然而，當先進製程再微縮至3nm時，FinFET會產生電流控制漏電的物理極限問題。
高層數通道堆疊的GAA
當摩爾定律逼近極限時，不同巨頭探索不同的前進方向。對於2nm技術節點的晶體結構，臺積電在2021 ISSCC國際會議上展示了三層堆疊的stacked nanosheets，可以提供更佳的效能和更低的次臨界擺幅。
英特爾宣佈將在2024年將以Ribbon FET（垂直堆疊四層的nanoribbons，與satcked nanosheets結構相似）作為20A技術節點的結構。
可以看出，高層數通道的GAA晶體結構可能成為未來主流。
法國半導體研究機構CEA-Leti 發表的七層垂直堆疊矽通道電晶體
顯示了納米片結構從雙堆疊結構到最佳化到單堆疊結構的演變
我們來看GAA本徵電學效能，奈米片寬度比較小時（5nm），實際相當於奈米線，限制了能夠透過的電流，效能會下降；而隨著寬度的增大，能透過的有效電流增加，同時寄生電容也增加，但是電流增大速度高於電容，效能增加，並逐漸趨於飽和。
從AC特性上來看，當有源區寬度一定的情況下，奈米片的有效電流高於FinFET和奈米線，而寄生電容偏小，從而使奈米片器件速度高於FinFET和奈米線。同時，在相同的投影面積下，奈米片的有效寬度大於FinFET和奈米線，更有能力驅動電容性負載。
GAA NS寬度和器件頻率的關係
因此，GAA結構的靜電學效能要優於FinFET。
實際上，任何新的電晶體技術都具有挑戰性。根據上海微電子學院的分析，影響GAA關鍵的技術工藝包括溝道形成工藝、內側牆工藝、底部寄生溝道、源漏寄生電阻/電源以及溝道應力設計。
2009年法國CEA-LETI研究所第一次演示了內側牆工藝整合技術，結果顯示該技術可以提供30%～40%的寄生電容減少，並且不會帶來開關比損失。但該技術難點主要在於高選擇比Si Ge的各向同性刻蝕，介質回刻技術，複雜條件下的選擇性源漏外延技術等。
內側牆結構示意圖。來源：《3nm以下節點堆疊環柵器件關鍵技術的考慮》
英特爾的Ribbon FET技術
我們來看看英特爾的Ribbon FET技術。
Ribbon FET技術是英特爾官方宣佈的一種新電晶體技術。FinFET的想法是儘量用柵極圍繞通道，但因為通道材料是底層半導體襯底的一部分，所以卻無法讓通道完全分離。
但是，Ribbon FET器件將通道從基地材料上抬高，形成一塊柵極材料的通道線。由於通道線的形狀像帶狀，因此被稱為Ribbon FET，柵極完全圍繞通道。這種獨特的設計顯著提高了電晶體的靜電特性，並減小了相同節點技術的電晶體尺寸。
Ribbon FET提供高度靈活的通道，可適應更多功率密集型應用。環繞柵極的FET架構允許更高的驅動電流控制，這在傳統的矽MOSFET中是不存在的。
VTFET
在2021年底，三星和IBM公佈了VTFET（垂直傳輸場效應電晶體）。
新的垂直傳輸場效應電晶體（VTFET）設計旨在取代FinFET技術，其能夠讓晶片上的電晶體分佈更加密集。這樣的佈局將讓電流在電晶體堆疊中上下流動。
影象顯示了電流如何流過傳統電晶體（左）和新的VTFET設計（右）之間的差異。來源：IBM
相較傳統將電晶體以水平放置，垂直傳輸場效應電晶體將能增加電晶體數量堆疊密度，並讓運算速度提升兩倍，同時借電流垂直流通，使電力損耗在相同效能發揮下降低85%。
此前，IBM宣佈了2 奈米晶片技術的突破，這將使晶片能夠在指甲大小的空間中容納多達500億個電晶體。VTFET創新專注於一個全新的維度，它為摩爾定律的延續提供了途徑。
Forksheet FET 新潮流
實際上，在3nm節點以下，首選器件架構可能會再次變化，從奈米片變為堆疊叉片架構。IMEC則偏向Forksheet。
在2019年國際電子裝置製造大會上，IMEC介紹了其叉板電晶體概念，IMEC的研究人員使用他們的2nm技術節點量化了叉板結構的功率效能優勢。
這種新的FET為一堆奈米片電晶體添加了一個自對準的柵極端電介質壁。總體而言，介電壁在NMOS和PMOS奈米片電晶體之間提供了隔離，允許在XY維度上更積極地封裝電晶體。
透過將電晶體靠得更近，設計人員可以提高開關速度並降低功耗。
半導體行業電晶體的演變。來源：IMEC
與奈米片器件相比，它們在恆定功率下表現出10%的速度優勢和在恆定速度下降低24%的功率。這種效能增益是透過減小電容和增加薄片寬度以改善電流的能力來實現的。
2021年6月，IMEC在VLSI技術和電路研討會 （VLSI 2021） 上首次提供了功能叉板FET的電氣演示。22 nm NMOS和PMOS電晶體僅相隔17 nm，但具有不同的功函式金屬柵極。
以上，是關於電晶體未來可能使用的新結構。
當我們走在3nm的以下製程的路口，每個階段都會出現不同的探索。不論是MOSFET、FinFET或者是GAA。一個時代需要一個時代的英雄，謝幕不意味著落後，只是代表這個時代已經過去。
我們還在探索延續摩爾定律的路徑，在製程小數點之後的時代，究竟哪個技術將成為真正的主角，我們拭目以待。
