在今年於加州舊金山舉辦的第 67 屆國際電子器件會議（IEDM 2021）上，
三星與 IBM 在“3D at the Device Level”討論環節宣佈，其已攜手在下一代半導體晶片的設計技術上取得了重大突破。
據悉，這項突破性的 VTFET 新技術，允許電晶體在垂直方向上堆疊。不僅有助於縮小半導體晶片的尺寸，還能夠使之變得更加強大和高效。
談話期間，IBM 與三星解釋瞭如何透過將電路從水平改到垂直方向，同時讓佔地面積縮小的半導體晶片更加強大和高效。
在摩爾定律“1。0”時代，行業內的 CMOS 電晶體都是以橫向方式構建的。在經歷了數十年的無數次工藝進步之後，我們現在可以將數十億個電晶體放入一枚小巧的晶片中。
IBM and Samsung Unveil Semiconductor Breakthrough（via）
然而隨著工藝日漸逼近原子極限，半導體行業正在向垂直方向積極轉進。WCCFTech 指出，受基於溝槽的 DRAM 垂直存取電晶體的啟發，IBM 和三星的一支研究團隊描述了他們是如何改變電晶體架構的。
具體說來是，他們在體矽上使用了所謂的“垂直輸送奈米片”（簡稱 VTFET）和 45nm 奈米柵極工藝，來製造一款互補金氧半導體（CMOS）元件。
此前的 2D 半導體晶片，都是水平放置在矽表面上的，而電流則沿著水平方向去流動。不過得益於 3D 垂直設計，新技術將有助於突破摩爾定律的效能限制，以達成更高的能源效率。
與當前的鰭式場效應電晶體（FinFET）相比，VTFET 有望帶來翻倍的效能、以及高達 85% 的效率提升。（加密貨幣挖礦行業也有望獲益於此）
在搞定了柵極長度和間隔尺寸（決定柵極 / 電晶體間距）這兩個關鍵因素之後，3D 垂直器件設計方案使得晶片製造商能夠繼續沿著摩爾定律的方向去發展。
此外由於降低了靜電和寄生損耗（SS=69/68 mV/dec 且 DIBL=
為驗證這一概念，研究人員使用了 VTFET 來製作功能性環形振盪器（測試電路）。結果發現，與橫向參考設計相比，新技術可減少 50% 的電容。
最後，雖然目前尚無任何有關 VTFET 商用商品將於何時到來的訊息，但包括英特爾在內的多家科技巨頭，均在埃級晶片的研究上投入了大量的心力。
如果一切順利，英特爾有望於 2024 年 4 季度，釋出基於 Intel 20A 品牌的新一代半導體晶片。
